2045年的芯片，要先过今天的制造关

一、嘉宾背景

Dwarkesh Podcast这期题为“What will computer chips look like in 2045?”的节目，由Dwarkesh Patel主持，时长约69分钟。节目结合Intel实地参观与领导层、技术人员访谈，追问新技术如何进入生产线、先进芯片的产能受哪些条件限制，以及远期三维结构距离确定的工艺路线还有多远。

主要受访者Chris Oth的姓名沿用所提供转录的写法。背景资料称，他在Intel负责当前已进入制造阶段的各项工艺开发，工作涵盖14A、良率与缺陷分析，以及工艺和设备调优。他的讲述因此集中在一个制造问题上：如何让新技术成为能够反复执行、稳定产出的流程。

研究实验室的Jack Cavaliereos讨论材料与堆叠架构；Intel先进封装技术开发部门总监Tyler Osborne解释芯片之间的连接；转录中被介绍为Intel CTO的Pushkar Rande则分析设备供应、规模经济和投资。他们分别从研究、封装和产业经营角度回答问题。研究人员展示的可行结构、封装人员援引的论文结果，以及管理层对竞争位置的判断，各自能够支持的结论不同。这场访谈提供了Intel内部的实践与解释，尚不能替代独立的跨厂商验证。

二、本期主要内容

Chris将14A开发描述为一项持续多年的整合工作：采访时已经进行了三年多，正接近确定工艺与设备组合，约2,000道步骤需要调优，才能支持每周数千片晶圆的可重复制造。开发的难点在于，大量步骤连续执行之后，仍要稳定得到预期结果。

良率诊断需要把不同环节的证据接起来。在线量测记录晶圆异常，末端电性测试或分选识别失效，再通过TEM截面分析确定缺陷位于哪些层之间，由此缩小可疑工艺区段，并与相应位置的在线观测交叉核对。Chris介绍了定位问题的方法，但没有提供主持人追问的逐月良率数据，因此无法据此判断实际改善幅度。

节目以10纳米延误说明工艺整合的代价。旁白称，Intel 10纳米原定2016年推出，2018年开始制造。Chris将开发时间过长与激进的hyperscaling联系起来：新设备尚未就绪时，工艺又承担了更多创新负担。他称最终良率、性能和成本达到世界级水平，也承认开发耗时过长；前者是他对最终结果的评价。据他介绍，Intel此后通过phase gate，以良率、缺陷和性能成熟度决定技术能否从探索进入开发，未达标准的项目则移至后续节点。

器件演进首先要解决漏电。旁白解释，晶体管不断缩小，需要加强栅极对沟道的控制，因此结构从平面晶体管发展到FinFET，再到栅极完整包围沟道的GAA。制造GAA硅带时，先用临时材料提供支撑，完成约1,000°C的高温步骤后将其移除，再形成绝缘层和金属栅极。器件结构的变化，也要求重新安排材料与加工顺序。

光刻的经济性同样要放进完整流程衡量。按节目旁白，High-NA将数值孔径从0.33提高到0.55，单次可打印约小1.7倍的特征；标准EUV设备约2亿美元，High-NA约为其两倍。更高的采购价格是否划算，取决于它能减少多少多重曝光，以及由此节省的机时和减少的缺陷机会。分辨率与设备价格本身，还不足以回答这个问题。

跨芯片的数据传输将讨论引向封装。旁白用几何关系解释通信瓶颈：芯片长宽各翻倍，面积增至四倍，面向相邻芯片的边长却只增至两倍。节目以Blackwell的两块处理器芯片和八组HBM堆栈说明这一问题。2.5D封装通过共享硅中介层连接芯片；混合键合则直接连接铜互连，并结合周围的绝缘表面，取消较大的焊料凸点，同时需要解决对准和缺陷问题。

Osborne补充了封装中的良品选择。晶圆对晶圆键合要求尺寸与布局匹配，好坏裸片的随机错配可能浪费良品；芯片对晶圆键合则可以先测试，再选择已知良品进行组装。他认为，两条路线的选择仍取决于客户和架构。

Osborne援引了当年ECTC论文中的0.45微米混合键合可靠性数据。这项论文结果不能直接等同于普遍量产水平。他认为，未来约0.5微米或以下的间距可能减少互连层及IR压降，更密集的CPU与GPU连接也可能降低每比特传输能耗。这些收益仍属于后续技术潜力。

三、核心观点：推理、例子与边界

一种技术何时进入生产线，既取决于自身是否成熟，也取决于现有方案还能带来多少收益。Chris解释，GAA迟迟未能量产，部分原因是应变硅、high-k金属栅极和FinFET先后提供了性能提升，推迟了集中攻克GAA难题的必要性。与此同时，新气体、材料、加热载台和设备仍需供应商开发，并经过反复验证。证明一种结构能够做出来，距离将它纳入完整生产流程，还有很长的路。

High-NA的价值也取决于它与其他技术如何配合。Chris认为，背面供电将粗电源线移到晶体管下方，缓解了正面信号线的间距要求，使Intel更有机会通过单次High-NA曝光完成图形。他以此解释Intel与TSMC为何对同一种设备作出不同的经济判断。这是Chris基于架构差异给出的解释，节目没有独立核算两家公司的成本。14A将High-NA路径列为PDK可选项，并逐一与客户讨论，也意味着收益与新增复杂性仍需结合具体设计判断。

对外提供工艺，还需要交付可用的设计规则。Chris承认，Intel过去作为IDM，习惯与内部产品团队直接交换数据，18A起初没有正式PDK。他称，14A从一开始就采用PDK，并结合0.5、0.9、1.0等成熟度及客户反馈持续改进。客户除了需要性能良好的晶体管，还需要明确哪些结构可以设计、相应规则成熟到了什么程度。内部团队掌握技术数据，并不意味着外部客户已经能够稳定使用这套工艺。

三维结构可以提高单位面积内的晶体管数量，但密度收益还不足以决定它能否投入生产。Chris设想，GAA与背面供电可能支持晶体管和互连交替向上构建；他同时强调，具体工艺的可见范围约为四年，十年以上很难预测。节目介绍的互补晶体管上下堆叠结构，原则上可使同面积晶体管数翻倍，却也会增加工序、成本和散热难度。Chris将频率、开关能效和散热并列为限制，并称相关系统分析与仿真仍处早期。复杂三维结构因而只是2045年的可能方向，尚不能视为确定的交付路线。

Jack进一步解释了堆叠的制造难度：上下层器件需要垂直互连，结构越高、越窄，刻蚀、沉积和清洗就越困难，填充时还可能留下空隙。实验室已经能够制作简化的堆叠器件，但其性能未必优于现有的并排纳米带方案。完整流程包含数千道步骤，可能耗时一个月以上，研究因此先采用短流程，验证二极管、电容等简单结构，再逐步增加复杂度；堆叠也可以从一个NMOS导线叠一个PMOS导线开始。简化结构有助于隔离问题，其结果却不足以证明完整器件已经具备量产优势。

材料达到目标尺寸，同样不代表它能经受后续工序。Jack称，实验室能够沉积单原子层二维材料，也能形成接近生产目标的小特征，但接触层可能无法黏附，后续气体也可能穿过不气密的覆盖层，改变材料性质，导致候选材料被淘汰。

钌与铜的比较则说明，材料表现不能只看本体电阻率。Jack解释，钌的本体电阻率虽然较高，却可以刻蚀，也不需要铜所需的衬层，因此在约20纳米pitch附近，可能获得更好的有效导电表现。铜的衬层变薄，又会改变两者的竞争结果。他还回顾，钴曾在10纳米材料决策时领先，随后又被改进后的铜超越。材料选择必须放在具体尺寸、工艺条件和供应商进展中衡量。

扩产也有类似的系统约束。Rande称，短缺的设备不限于EUV，成熟工艺又与特定工具和供应商绑定，无法随意替换。他以18A至14A可能复用80%的工具说明兼容性的价值，并在讨论所设条件下判断，约两倍扩产可能实现，十倍则不可行。这是受访者对特定约束的判断。设备交期约18个月，之后还需建厂，显著扩产可能要接近十年末；电力、水、耗材、厂房和洁净室容量也会限制进度。需求和资金到位，并不足以确定新增产能何时出现。

Rande对竞争力的分析从既有设施的产出展开。他称，晶圆厂约80%的成本结构固定，并以60%、65%、70%的示例良率说明：同一设施产出更多良品，能够带来显著经济价值。这些数字并非实际节点良率披露。他认为，比较工艺还应同时考察器件与SRAM组合、模拟/RF能力、按时交付，以及高良率爬坡能力。这些维度有助于理解代工竞争，但他关于Intel技术已接近竞争者的结论，仍属于企业自身判断，尚需独立证据支持。

四、学习与应用

评估一项新技术，可以沿着节目呈现的研究过程逐层追问：目标尺寸是否实现，简单器件能否工作，完整集成后的表现是否优于现有方案，以及能否按时、重复制造。Jack采用的短流程适合验证局部电学或化学假设；要研究器件之间的相互影响，则需要逐步增加复杂度。评审时明确每项证据能够回答哪一层问题，才能避免将单原子层薄膜或简化堆叠样品，直接视为完整产品已经成熟的证明。

Chris的良率诊断过程也可以转化为一组具体问题：末端失效对应什么物理异常，截面分析将范围缩小到哪些层，相关工序的在线数据是否支持同一解释，修改后又如何验证。把这些证据接起来，有助于明确下一次实验需要排除什么原因。节目没有披露实际改善曲线，因此可以借鉴其定位方法，却无法据此设定固定的月度良率提升目标。

生产中的决策往往无法等到所有数据齐备。Hot Topics会议负责人称，等到完整数据出现才作决定，可能已经太迟。面对可能使本不应相连的结构发生短路的外延结节，团队同时探索两条路径：通过清洗去除结节，以及消除结节的来源。这种安排让不同修复方向并行接受检验，再依据结果收敛，也要求团队在证据尚不完整时权衡生产与收入风险。

加快实验则有全厂成本。最高优先级hot box one可以让实验批次在所有设备前优先通过，但受访者明确说，这会降低全厂设备使用效率。是否给予最高优先级，需要结合它所支持的决策判断：该批次能否及时排除阻碍节点的问题，获得答案的价值是否足以抵偿其他批次被延后的代价。局部实验提速，并不等于整座工厂的效率提高。

采购与投资分析可以从Rande提出的约束入手：所需工具是否绑定特定流程，旧设备能够复用多少，设备交期能否与厂房、公用设施准备衔接，以及既有设施还能通过提高良率增加多少良品产出。Rande认为，大型云厂商及部分模型公司的需求和资本足以支持整座或多座晶圆厂，产业因此可能走向虚拟垂直整合。但资金保障无法消除设备、电力、水、耗材和洁净室容量等限制，也不会自动缩短所有供应环节。

Patel提出提前筹资、锁定设备采购，同样带有前提：上游设备必须是最终扩产瓶颈。如果其他条件尚未满足，提前采购仍可能无法按预期转化为产出。Rande回应，若一年前掌握当前信息，他会投入更多，未来也可能增加投资，但没有给出金额、设备数量或时间表。跟踪产能变化仍需等待这些可核实的信息，不能将对过去投资的反事实判断视为已经落实的扩产计划。

对既有惯例的质疑，也需要经过实验才能进入生产决策。Rande提出通过实验检验现行洁净室要求，但这段讨论没有给出实验结果，无法据此认定要求可以放宽。他还质疑部分沿用约30年的CPU设计惯例，并认为设计比制造更有承担风险的空间。由此可以提出具体、可检验的研究假设，在可控环境中明确失败代价与评价指标；任何潜在节省，仍须与良率及停产风险一同衡量。从质疑惯例到调整制造要求，中间不能省去验证。

来源

• 原始节目：What will computer chips look like in 2045?